Percobaan 1 Kondisi 13 :
Buatlah rangkaian J-K flipflop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=1, B5=1, B6=clock
2. Gambar Rangkaian Simulasi
[Kembali]
output
3. Video Simulasi [Kembali]
Pada percobaan 1 kondisi 13 terdapat rangkaian J-K flip flop disebelah kanan dan rangkaian D flip flop disebelah kiri. Dimana masing-masing terhubung ke saklar SW SPDT dengan salah satu pin saklar terhubung ke VCC yang kemudian dianggap berlogika 1 dan pin satunya lagi terhubung ke ground yang kemudian dianggap berlogika 0. Karena masing-masing inputan sudah memiliki ketentuan sesuai dengan kondisi yang tertera. Dapat dilihat masing R-S baik pada rangkaian J-k flip flop maupun rangkaian D flip flop berlogika 1 sedangkan memiliki kondisi aktif LOW sehingga R-S untuk kedua rangkaian tersebut tidak aktif. Pada J-K flip flop karena R-S tidak aktif yang artinya berada pada keadaan reset dengan input J = 0 dan K = 1 sehingga didapatkan output Q = 0 sessuai dengan tabel kebenaran. Pada D flip flop dengan tidak aktifnya R-S dan clock yang berada pada aktif HIGH. memasuakan inputan D dengan logika 1 ataupun 0 hasil output Q tetap akan berlogika 0 sesuai dengan tabel kebenaran
5. Link Download [Kembali]
Download Rangkaian klik disini
Download Video klik disini
Download HTML klik disini
Download datasheet 75LS112 klik disini
Download datasheet 7474 klik disini
Tidak ada komentar:
Posting Komentar